sistema acquisizione dati

Materie:Riassunto
Categoria:Sistemi
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Data:06.12.2005
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Testo

La struttura fondamentale di un sistema d’acquisizione dati è mostrata in fig. 1:

• B 1.1 = B 2.1 = B 6.1 = B 7.1 = SENSORI
• B 1.2 = B 2.2 = B 6.2 = B 7.2 = PREAMPLIFICATORI
• B 1.3 = B 2.3 = B 6.3 = B 7.3 = FILTRI
• MUX = MULTIPLEX ANALOGICO
• PGA = AMPLIFICATORE NON INVERTENTE PROGRAMMABILE
• LOGICA DI CONTROLLO + UNITA DI ELABORAZIONE = LP
• ORGANI DI PRESENTAZIONE DATI = DISPLAY O MONITOR

Ciascun canale comprende un sensore, uno stadio di preamplificazione e un filtro. Il sensore è un dispositivo che converte una grandezza fisica (temperatura, pressione, velocità, luminosità, ecc..) in un segnale elettrico (generalmente una corrente o una tensione) ad essa proporzionale. Il filtro mediante un’azione selettiva attenua i disturbi localizzati in zone dello spettro differenti da quella del segnale utile. Ogni filtro svolge anche un’azione antialiasing, atta a prevenire l’insorgere di componenti spurie all’uscita del circuito SAMPLE/HOLD, in definitiva la presenza del filtro limita la banda occupata dal segnale utile. Il MULTIPLEXER analogico, opera il trasferimento in istanti successivi di tutti i segnali provenienti dai trasduttori verso i blocchi comuni a ciascun canale; la scansione temporale dei suoi indirizzi è stabilita dalla logica di controllo. L’amplificatore a guadagno programmabile PGA ( Programmable Gain Amplifier) viene utilizzato per adeguare l’ampiezza massima del segnale a fondo scala del Convertitore “A/D”; si rammenta anche che a questa normalizzazione concorre anche il preamplificatore d’ingresso.
Il circuito Sample and Hold assolve il compito di memorizzare l’ampiezza del segnale prestato all’uscita del “PGA” in un prefissato istante e di mantenere inalterato tale valore durante l’intero tempo di conversione del blocco A/D. L’impulso di campionamento è fornito dalla logica di controllo e da ogni commutazione del multiplexer. Il convertitore A/D trasforma l’informazione analogica in una corrispondente parola numerica (DIGITALE) al fine di consentire a un’unità digitale di elaborazione. Il processo di conversione è sincronizzato, attraverso i segnali SC (inizio conversione) e EOC (fine conversione), dalla logica di controllo. La logica di controllo ha il compito di sovrintendere al funzionamento dei blocchi compresi all’interno della zona “A” (vedi fig.) e di comunicare all’unità di elaborazione l’indirizzo della linea selezionata sul multiplexer.
L’unità di elaborazione riceve dal convertitore A/D in modo sequenziale e ciclico i dati relativi a ciascun sensore, invia dei sincronismi alla logica di controllo e trasmette i risultati agli organi di presentazione. Questo blocco può essere realizzato mediante una scheda a microprocessore, un personal computer o un calcolatore di potenza più elevata. La seconda soluzione è tutt’oggi la più diffusa per i sistemi di acquisizione di piccole e medie dimensioni in virtù della capillare commercializzazione di personal computer con caratteristiche HARDWARE e SOFTWARE standardizzate. Essa offre l’opportunità di memorizzare una grande quantità di dati su HARD DISC. Gli organi di presentazione dati si identificano con le più comuni periferiche dei computer quali i monitor, le stampanti e i plotter.
La configurazione adottata per il multiplexer nei sistemi di acquisizione dati può essere del tipo riportato nella fig. 2, questa semplice soluzione è in pratica impiegata solo nel caso di segnali di una ampiezza consistente.
CONFIGURAZIONE DI TIPO SINGLE-ENDED DEL MULTIPLEXER:

Si è visto in precedenza che la normalizzazione dei segnali provenienti dal multiplexer (analogico) può essere effettuata mediante un amplificatore, il cui guadagno viene programmato in modo digitale da una parola presente su un bus di controllo. Una semplice realizzazione circuitale di tale blocco, relativa a un amplificatore non invertente predisposto per quattro valori di guadagno, è mostrata in fig. 3. In essa, mediante un multiplexer analogico, viene selezionata la resistenza attraverso la quale la rete di reazione è chiusa verso massa; il guadagno risulta perciò definito dalla relazione:
Av = Rf
R1W
Dove il pedice W rappresenta un numero variabile fra 0 e 3 corrispondente all’indirizzo fornito al multiplexer. Molte case costruttrici producono amplificatori integrati a guadagno programmabile.
AMPLIFICATORE NON INVERTENTE A GUADAGNO PROGRAMMABILE:

Il convertitore A/D commerciale scelto per lo sviluppo di alcuni circuiti applicativi è l’ADC 0808 di produzione NATIONAL. Esso è un integrato molto diffuso, dotato di 8 bit di risoluzione, che utilizza la tecnica delle approssimazioni successive. Nel dispositivo è inoltre integrato un multiplexer analogico che permette di selezionare uno su otto diversi segnali d’ingresso, semplificando la costruzione dei sistemi di acquisizione dati. Il dispositivo è alimentabile con una singola tensione di +5 volt(V). e dissipa soltanto 15 mW, garantendo un tempo minimo di conversione pari a 100 μs, che può scendere fino a 50 μs per ogni integrato selezionato. Il convertitore A/D utilizza una tecnica di conversione ad approssimazioni successive.
L’inizio della conversione è determinato dall’applicazione di un impulso positivo sul piedino START; il fronte di salita di questo impulso ( ) azzera il registro SAR (Registro ad approssimazioni successive), mentre quello di discesa( )
Fa iniziare la conversione vera e propria. Il completamento di un ciclo è indicato dalla transizione 0→1 del segnale EOC (fine conversione). L’integrato dispone di un ultimo piedino di controllo, denominato OE.
Esso governa le linee di uscita del registro destinato a memorizzare il risultato della conversione;
quando OE è a livello logico basso, le uscite del registro sono in condizione di alta impedenza, mentre nel caso contrario esse possono essere lette dai circuiti esterni.
La presenza del pin OE semplifica l’interfacciamento con i sistemi a microprocessore, evitando l’inserimento di un’ulteriore buffer tri-state . al piedino di clock deve essere applicata un’onda quadra, la cui frequenza massima è di 1280 KHZ, anche se il costruttore consiglia di utilizzare una frequenza di 640 KHZ.
Dal momento che un ciclo di conversione viene completato in 54 periodi di clock, ne segue un tempo minimo di conversione di 50 µs ed uno tipico di 100 µs.
Il convertitore in esame è stato progettato per interfacciarsi in modo semplice con la maggior parte dei sistemi a microprocessore, grazie alla presenza del LATCH per gli indirizzi del multiplexer e del registro di uscita TRI-STATE. In fig.4 è illustrato uno schema di principio che può essere facilmente adottato a qualunque microprocessore.

La sequenza di controllo per fare iniziare una conversione, prevede innanzitutto la selezione del canale analogico desiderato. Questo può essere fatto mediante un’operazione di scrittura ad uno degli indirizzi associati al convertitore.Durante una scrittura infatti, il microprocessore mette l’indirizzo specificato dell’istruzione nel relativo bus, e successivamente attiva il segnale WR(negato). Quest’ultimo è normalmente attivo basso, così come l’uscita del decoder indicata in figura. La parte NOR genera quindi un impulso positivo, applicato ai piedini START e ALE del convertitore, la cui durata coincide con quella di attivazione di WR. Sul fronte di salita dell’impulso, viene memorizzata la configurazione presente su A2, A1, A0, selezionando quindi il canale analogico da convertire; contemporaneamente viene azzerato il registro SAR. Sul fronte di discesa dallo stesso impulso, inizia invece la conversione vera e propria.
Questo semplice schema di conversione funziona bene se il clock dell’ADC ha una frequenza inferiore a 500 KHZ. La lettura del codice digitale prodotto dal convertitore può essere effettuata mediante un’operazione di imput ad uno qualsiasi degli indirizzi a cui risponde l’ADC. Anche in questo caso infatti la porta NOR combina fra loro i segnali RD e CSO(negati) generando un impulso positivo, così come richiesto per pilotare correttamente il pin OE dell’integrato.

Schema di principio di un convertitore ad approssimazioni successive:

Circuito SAMPLE AND HOLD :
La configurazione di un sample and hold ad anello aperto illustrato nella seguente figura:

il circuito è costituito sostanzialmente da :
1. due separatori (BUFFER) A1 e A2;
2. un interruttore elettronico SW;
3. un elemento di memoria (CONDENSATORE);
Il primo separatore, in virtù della bassa resistenza d’uscita, consente di ottenere rapidi transistori di carica CH indipendentemente dall’indipendenza del generatore d’ingresso; il secondo invece separa il condensatore dal carico impedendo il progressivo abbassamento della tensione ai capi di CH.
L’interruttore SW (che può essere un BJT o un FET) effettua il campionamento (SAMPLE), il condensatore CH opera come dispositivo di mantenimento (HOLD).
Le tensioni Vin(t) e Vs(t) rappresentano il segnale analogico d’ingresso e quello campionato e mantenuto d’uscita, mentre Vc(t) individua il segnale digitale di comando dello switch analogico.
Forma d’onda di un segnale campionato e mantenuto presente all’uscita del circuito
TRACK AND HOLD

Quando Vc(t) si trova nello stato logico alto (SWITCH ON = FASE di TRACKING), l’uscita Vs(t) segue l’ingresso Vin(t) mentre, quando Vc(t) si trova nello stadio logico basso (SWITCH OFF = FASE di HOLDING), Vs(t) permane all’ultimo valore assunto prima della commutazione dell’interruttore. Questa condizione di lavoro del circuito viene propriamente definita “ TRACK AND HOLD”. Si supponga ora di ridurre la durata di “ts” degli impulsi ad un valore infinitesimo, come mostrato in figura; in questo caso non si presenta alcuna fase di TRACKING e viene memorizzato esattamente il valore della tensione Vin(t) corrispondente all’istante di campionamento (SAMPLING). Tale funzionamento, nelle applicazioni la durata dell’impulso risulta ovviamente finita, ma è compito del progettista garantire il rispetto della condizione “ts

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